ADE7758 Rev.D Datasheet 5 (for Korean)

PEAK VOLTAGE DETECTION
The ADE7758 can record the peak of the voltage waveform and produce an interrupt if the current exceeds a preset limit.
ADE7758은 전압 파형의 피크값을 기록할 수 있으며 전류가 기정의 한계값을 초과하게되면 인터럽트를 발생할 수 있다.

Peak Voltage Detection Using the VPEAK Register
The peak absolute value of the voltage waveform within a fixed number of half-line cycles is stored in the VPEAK register. Figure 58 illustrates the timing behavior of the peak voltage detection.
반-선형 사이클의 고정수내의 전압 파형의 피크 절대값은 VPEAK 레지스터에 기록된다. 그림58은 피크 전압 검출의 타이밍 상태를 표현한 것이다.

Note that the content of the VPEAK register is equivalent to Bit 6 to Bit 13 of the 16-bit voltage waveform sample. At full-scale analog input, the voltage waveform sample at 60 Hz is 0x2748. The VPEAK at full-scale input is therefore expected to be 0x9D.
In addition, multiple phases can be activated for the peak detection simultaneously by setting multiple bits among the PEAKSEL[2:4] bits in the MMODE register. These bits select the phase for both voltage and current peak measurements.
노트 : VPEAK 레지스터의 내용은 전압 파형 샘플의 bit6에서 bit13까지의 값과 동일하다. 최대 축척 아날로그 입력에서, 60Hz에서의 전압 파형 샘플링값은 0x2748 이다. 따라서, 최대 축척 입력에서 VPEAK 는 0x9d으로 예상된다. 더불어, 다수의 상은 MMODE 레지스터의 PEAKSEL[2:4] 비트들 사이의 여러 비트들 설정하는 것으로 동시에 피크 검출을 활성화할 수 있다. 이 비트들은 전압과 전류 피크 측정 모두에 대한 상을 선택한다.

Note that if more than one bit is set, the VPEAK and IPEAK registers can hold values from two different phases, that is, the voltage and current peak are independently processed (see the Peak Current Detection section).
Note that the number of half-line cycles is based on counting the zero crossing of the voltage channel. The ZXSEL[2:0] bits in the LCYCMODE register determine which voltage channels are used for the zero-crossing detection (see Table 22). The same signal is also used for line cycle energy accumulation mode if activated.
노트 : 만일 VPEAK 과 IPEAK 레지스터의 하나 이상의 비트가 설정되면, 두개의 다른 상으로부터의 값을 유지할 수 있다. 즉, 전압과 전류 피크는 독립적으로 처리된다. 노트 : 반-선형 사이클의 숫자는 전압 채널의 0교차점 검출을 세는 것을 근거로 한다. LCYCMODE 레지스터의 ZXSEL[2:0]는 0교차점 검출에 사용되는 전압 채널을 결정한다. 동일한 신호는 선 사이클 에너지 적산모드가 활성화되면 사용되어진다.

Overvoltage Detection Interrupt
Figure 59 illustrates the behavior of the overvoltage detection.
그림59는 과전압 검출의 상태를 보여준다.

Note that the content of the VPINTLVL[7:0] register is equivalent to Bit 6 to Bit 13 of the 16-bit voltage waveform samples; therefore, setting this register to 0x9D represents putting the peak detection at full-scale analog input. Figure 59 shows a voltage exceeding a threshold. By setting the PKV flag (Bit 14) in the interrupt status register, the overvoltage event is recorded. If the PKV enable bit is set to Logic 1 in the interrupt mask register, the IRQ logic output goes active low (see the section). Interrupts
Multiple phases can be activated for peak detection. If any of the active phases produce waveform samples above the threshold, the PKV flag in the interrupt status register is set. The phase in which overvoltage is monitored is set by the PKIRQSEL[5:7] bits in the MMODE register (see Table 19).
노트 : VPINTLVL[7:0] 레지스터의 내용은 16비트 전압 파형 샘플의 bit6 부터 bit13까지의 값과 같다. 따라서, 이 레지스터가 0x9d로 설정되면 최대 축척 아날로그 입력에서 피크 검출을이 얹어짐을 나타낸다. 그림59는 스레솔드를 초과한 전압을 보여준다. 인터럽트 상태 레지스터의 PKV flag 설정에 의해, 과전압 이벤트가 기록된다. 만일 인터럽트 마스크 레지스터의 PKV 활성화 비트가 논리 1로 설정되면, nIRQ 논리 출력은 활성 Low 가 된다. 다수의 상은 피크 검출을 위해 활성화될 수 있다. 만일 활성화된 어떠한 상이 스레솔드를 넘긴 파형 샘플을 제공한다면, 인터럽트 상태 레지스터의 PKV flag 는 설정된다. 모니터링되는 과전압내의 상은 MMODE 레지스터의 PKIRQSEL[5:7] 비트에 의해 설정된다.

PHASE SEQUENCE DETECTION
The ADE7758 has an on-chip phase sequence error detection interrupt. If the zero crossing of Phase A is not followed by Phase C but by Phase B, the SEQERR bit (Bit 19) in the STATUS register is set. If SEQERR is set in the mask register, the IRQ logic output goes active low (see the section). depicts how the interrupt is issued in two different configurations. InterruptsFigure 60
Note that if it is desired to have the interrupt occur when Phase A is followed by Phase B and not Phase C, then the analog inputs for Phase C and Phase B should be swapped. In this case, the Phase B voltage input should be wired to the VCP pin and the Phase C voltage input should be wired to the VBP pin.
ADE7758은 온칩 상 시퀀스 오차값 검출 인터럽트를 가지고 있다. 만일 A 상의 0교차점 검출이 B상이 아닌 C상에 의해 뒤 따라지 않게되면, STATUS 레지스터의 SEQERR 비트는 설정된다. 만일 SEQERR가 마스크 레지스터에서 설정되면, nIRQ 논리 출력은 활성 LOW가 된다. 그림60은 두 개의 다른 설정에서 인터럽트가 어떻게 발생되는지를 묘사한 것이다. 노트 : A상이 B상를 따르고 C상을 따르지 않을 때 인터럽트 발생을 하게 하려면 C상과 B상에 대한 아날로그입력이 서로 바뀌어야 한다. 이 경우, B 상 전압 입력은 VCP 핀에 결선되어야 하고 C 상 전압 입력은 VBP 핀에 결선되어져야 한다.

POWER-SUPPLY MONITOR
The ADE7758 also contains an on-chip power-supply monitor. The analog supply (AVDD) is monitored continuously by the ADE7758. If the supply is less than 4 V ± 5%, the ADE7758 goes into an inactive state, that is, no energy is accumulated when the supply voltage is below 4 V. This is useful to ensure correct device operation at power-up and during power-down. The power-supply monitor has built-in hysteresis and filtering. This gives a high degree of immunity to false triggering due to noisy supplies. Figure 61 shows the behavior of the ADE7758 when the voltage of AVDD falls below the power-supply monitor threshold. The power supply and decoupling for the part should be designed such that the ripple at AVDD does not exceed 5 V ± 5% as specified for normal operation.
ADE7758 은 온칩 전원 공급 모니터를 가지고 있다. 아날로그 공급 전압(AVDD)는 ADE7758에 의해 계속적으로 모니터링되어진다. 만일 공급되는 전압이 4V+-5% 이라이면, ADE7758은 비활성 상태로 된다. 즉, 4V 이하로 공급 전압이 낮을 경우 에너지가 적산되지 않는다.  이는 장치 기동 시와 파워 다운동안 정확한 장치 작동을 지속시키는데 필요한 것이다. 전기 공급 모니터는 히스테리시스와 필터를 내장하고 있다. 이는 노이즈가 들어오는데 따른 잘못된 트리깅에 대한 고정도 면역성을 제공한다. 그림61은 전원 공급 모니터 스레솔드이하로 AVDD의 전압이 떨어질 때 ADE7758의 상태를 보여준다. 이 부분의 전원공급과 충격 흡수는 AVDD에서 리플이 정상 작동을 보장하는 5V+-5%를 초과하지 않도록 설계되어야 한다.