ADE7758 Rev.D Datasheet 1 (for Korean)

Phase Error Between Channels
The high-pass filter (HPF) and digital integrator introduce a slight phase mismatch between the current and the voltage channel. The all-digital design ensures that the phase matching between the current channels and voltage channels in all three phases is within ±0.1° over a range of 45 Hz to 65 Hz and ±0.2° over a range of 40 Hz to 1 kHz. This internal phase mismatch can be combined with the external phase error (from current sensor or component tolerance) and calibrated with the phase calibration registers.

HPF와 디지탈 적분자는 전류와 전압 채널 사이에서 약간의 상 오차를 가져온다. 모든 디지탈 설계는 45 Hz ~ 65 Hz ±0.2° 범위에 대해 ±0.1° 오차 범위의 3상 모두에서 전류 채널과 전압채널 사이의 상 일치를 확실히 해야 한다.
이러한 내부 상 불일치는 외부 상 오차값과 결합될 수 있고 상 보정 레지스터에 대해 보상될 수 있다.

Power Supply Rejection (PSR)
This quantifies the ADE7758 measurement error as a percentage of reading when the power supplies are varied. For the ac PSR measurement, a reading at nominal supplies (5 V) is taken. A second reading is obtained with the same input signal levels when an ac signal (175 mV rms/100 Hz) is introduced onto the supplies. Any error introduced by this ac signal is expressed as a percentage of reading—see the Measurement Error definition.
이것은 전원 공급이 변화할 때 백분률로 읽히는 ADE7758 측정 오차값을 잰다. 공칭 공급 전원(5V)에서 읽은 ac PSR 측정을 위해 취해진다. 두번째로 읽은 값은 ac 신호(175 mV rms/100 Hz)가 전원공급에서 제공될 때 동일한 입력 신호 레벨로 획득된다. AC 신호에 의해 제공된 오차값은 백분율로 읽히는 값으로 표현한다(측정 오차 정의을 보시오).

For the dc PSR measurement, a reading at nominal supplies (5 V) is taken. A second reading is obtained with the same input signal levels when the power supplies are varied ±5%. Any error introduced is again expressed as a percentage of the reading.
공칭 전원 공급 (5 V)에서 읽어진 dc PSR 측정을 위해 취해진다. 두번째로 읽은 값은 전원 공급이 ±5% 로 변할 때 동일한 입력 신호 레벨로 획득된다. 제공되는 오차는 백분율로 읽혀서 다시 표현된다.

ADC Offset Error
This refers to the dc offset associated with the analog inputs to the ADCs.
ADC 옵셋 오차값은 ADC로 입력되는 아날로그값들로 이뤄진 dc 옵셋을 참조함.
It means that with the analog inputs connected to AGND that the ADCs still see a dc analog input signal. The magnitude of the offset depends on the gain and input range selection (see the Typical Performance Characteristics section).
However, when HPFs are switched on, the offset is removed from the current channels and the power calculation is not affected by this offset.
그러나, HPF(High-pass Filter) 가 On 되면, 이 옵셋값은 전류 채널로부터 제거되고, 전력 계산은 이 옵셋값에 영향을 받지 않을 것이다.

Gain Error
The gain error in the ADCs of the ADE7758 is defined as the difference between the measured ADC output code (minus the offset) and the ideal output code (see the Current Channel ADC section and the Voltage Channel ADC section). The difference is expressed as a percentage of the ideal code.
ADE7758 의 ADC 이득 오차값은 측정된 ADC 출력 코드(음수 옵셋값)와 이상적인 출력 코드 사이의 차이값으로 정의된다. 이 차이값은 이상적인 코드값에 대한 백분율로 표현된다.

Gain Error Match
The gain error match is defined as the gain error (minus the offset) obtained when switching between a gain of 1, 2, or 4. It is expressed as a percentage of the output ADC code obtained under a gain of 1.
이득 오차값 일치는 1, 2 또는 4 의 이득값으로 스위칭될 때 획득되어진 이득 오차(음수의 옵셋값)로 정의되어진다.  이 값은 1 이하 이득값으로 획득된 출력 ADC 코드의 백분율로 표현된다.

THEORY OF OPERATION

ANTIALIASING FILTER
This filter prevents aliasing, which is an artifact of all sampled systems. Input signals with frequency components higher than half the ADC sampling rate distort the sampled signal at a fre-quency below half the sampling rate.
이 필터는 모든 샘플 시스템의 인위적인 앨리아싱을  막는다. ADC 샘플링율 50% 이상의 주파수 사용 부품의 입력 신호는 샘플링율 절반 이하에서 취득된 신호를 왜곡시킨다.
This happens with all ADCs, regardless of the architecture.
이러한 문제는 구조에 무관심한 모든 ADC 입력에서 발생한다.
The combination of the high sampling rate Σ-Δ ADC used in the ADE7758 with the relatively low bandwidth of the energy meter allows a very simple low-pass filter (LPF) to be used as an antialiasing filter.
에너지 메터의 상대적으로 낮은 주파수 대역폭을 가진 ADE7758에서 사용된 높은 샘플링율 시그마 델타 ADC 조합에는 안티앨리아싱 필터로 사용되는 LPF 가 매우 간단하게 구성될 수 있다.
A simple RC filter (single pole) with a corner frequency of 10 kHz produces an attenuation of approximately 40 dB at 833 kHz.
10kHz 코너 주파수를 가진 간단한 RC 필터(단일 극성)는 833kHz 에서 대략 40dB 의 감쇠가 일어난다.
This is usually sufficient to eliminate the effects of aliasing.
보통의 경우 이것은 앨리아싱을 제거하기 위해 충분하다.

ANALOG INPUTS
The ADE7758 has six analog inputs divided into two channels: current and voltage.
ADE7758은 두개의 채널(전류와 전압)로 분리된 여섯개의 아날로그 입력을 가진다.
The current channel consists of three pairs of fully differential voltage inputs: IAP and IAN, IBP and IBN, and ICP and ICN.
전류 채널은 IAP와 IAN, IBP와 IBN, ICP와 ICN 인 완벽히 분리된 전압 입력들로 구성되어 있다.
These fully differential voltage input pairs have a maximum differential signal of ±0.5 V.
이렇게 완벽히 분리된 전압 입력짝들은 최대 +-0.5V 의 분리된 신호를 가진다.
The current channel has a programmable gain amplifier (PGA) with possible gain selection of 1, 2, or 4. In addition to the PGA, the current channels also have a full-scale input range selection for the ADC.
전류 채널은 1, 2 또는 4 로 선택가능한 이득값을 가지는 PGA 를 내장하고 있으며, PGA 와 더불어 전류채널은 ADC에 대한 최대 축척 입력 범위 선택 또한 가능하다.
The ADC analog input range selection is also made using the gain register (see Figure 38).
ADC 아날로드 입력 범위 선택은 이득값 레지스터를 사용하여 선택된다.
As mentioned previously, the maximum differential input voltage is ±0.5 V.
이전에 언급한 것처럼, 최대 미분 입력 전압은 +-0.5V 이다.
However, by using Bit 3 and Bit 4 in the gain register, the maximum ADC input voltage can be set to ±0.5 V, ±0.25 V, or ±0.125 V on the current channels.
그러나, 최대 ADC 입력 전압은 이득값 레지스터 Bit3과 Bit4를 사용하여, 전류 채널에서 +-0.5,0.25,0.124V로 설정될 수 있다.
This is achieved by adjusting the ADC reference (see the Reference Circuit section).
이는 ADC 기준을 조정하여 그 목적을 달성할 수 있다.

Figure 36 shows the maximum signal levels on the current channel inputs.
아래 그림36은 전류 채널에서 최대 신호 레벨값을 보여준다.
The maximum common-mode signal is ±25 mV, as shown in Figure 37.
그림37에서 보여지는 것처럼, 최대 일반 모드 신호 레벨은 +-25mV 이다.

The voltage channel has three single-ended voltage inputs: VAP, VBP, and VCP.
전압 채널은 3개의 단일 말단 전압 입력(VAP, VBP, VCP)로 구성되어 있다.
These single-ended voltage inputs have a maximum input voltage of ±0.5 V with respect to VN.
이러한 단일 말단 전압 입력들은 VN과 관련된 +-0.5V의 최대 입력 전력값을 가진다.
Both the current and voltage channel have a PGA with possible gain selections of 1, 2, or 4.
전류 채널과 전압 채널 모두 1, 2 또는 4로 설정가능한 이득 선택값을 가진 PGA를 가진다.
The same gain is applied to all the inputs of each channel.
동일한 이득값은 각 채널의 모든 입력값에 제공된다.
Figure 37 shows the maximum signal levels on the voltage channel inputs. The maximum common-mode signal is ±25 mV, as shown in Figure 36.
그림37은 전압 채널 입력에서 최대 신호 레벨값을 보여준다. 그림36에서 보여지는 것처럼, 최대 일반 모드 입력 레벨값은 +-25mV 이다.

The gain selections are made by writing to the gain register. Bit 0 to Bit 1 select the gain for the PGA in the fully differential current channel. The gain selection for the PGA in the single-ended voltage channel is made via Bit 5 to Bit 6. Figure 38 shows how a gain selection for the current channel is made using the gain register.
이득값 레지스터에 쓰여지는 값으로 이득값이 선택된다. 최대의 미분 전류 채널에서 PGA 에 대한 이득값은 Bit0과 Bit1로 선택한다. 단일 단말 전압 채널에서 PGA에 대한 이득값 선택은 Bit5와 Bit6 에 의해서 가능하다. 그림38은 어떻게 이득값 레지스터를 이용하여 전류 채널에 대한 이득값 선택되는지를 보여준다.

Figure 39 shows how the gain settings in PGA 1 (current channel) and PGA 2 (voltage channel) are selected by various bits in the gain register.
그림39는 이득값 레지스터의 여러 bit 들로 선택되어지는 PGA1(전류 채널)과 PGA2(전압채널)에서 사용할 이득값이 설정되는지를 보여 준다.

Bit 7 of the gain register is used to enable the digital integrator in the current signal path. Setting this bit activates the digital integrator (see the DI/DT Current Sensor and Digital Integrator section).
이득값 레지스터의 Bit7은 전류 신호선의 디지털 적산기를 사용할 수 있게 한다. 이 bit 값이 설정되면 디지털 적분기가 작동한다.