PHASE COMPENSATION
When the HPF in the current channel is disabled, the phase error between the current channel (IA, IB, or IC) and the corresponding voltage channel (VA, VB, or VC) is negligible. When the HPF is enabled, the current channels have phase response (see Figure 53 through Figure 55). The phase response is almost 0 from 45 Hz to 1 kHz. The frequency band is sufficient for the requirements of typical energy measurement applications.
However, despite being internally phase compensated, the ADE7758 must work with transducers that may have inherent phase errors. For example, a current transformer (CT) with a phase error of 0.1° to 0.3° is not uncommon. These phase errors can vary from part to part, and they must be corrected to perform accurate power calculations.
전류 채널의 HPF가 비활성화일 때, 전류 채널(IA, IB, IC)와 통신 전압 채널(VA, VB, BC)사이의 상 오차값은 무시할 수 있을 정도로 작다. HPF가 활성상태일 때, 전류 채널은 상 응답을 가진다. 상 응답은 45Hz에서 1kHz까지 대부분 0값이다. 주파수 대역은 전형적인 에너지 측정 응용의 요구 사항에 대해 충분한 값이다. 그러나, 내부적인 상 보상이 이루어지었음에도 불구하고, ADE7758은 고유한 상 오차값을 가진 트랜스듀서처럼 작동해야만 한다. 예를들면, 0.1도 에서 30도의 상 오차값을 가진 전류 변류기(CT)는 보기 드물지 않다. 이러한 상 오차값은 부분부분에 이르기까지 변경될 수 있고, 정확한 전력 계산 수행을 위해 보정되어야 한다.
The errors associated with phase mismatch are particularly noticeable at low power factors. The ADE7758 provides a means of digitally calibrating these small phase errors. The ADE7758 allows a small time delay or time advance to be introduced into the signal processing chain to compensate for the small phase errors.
상 불일치로 발생한 오차값은 낮은 전력 계수(係數)에서 특별히 주목할만 하다. ADE7758은 이러한 작은 상 오차값을 디지털적으로 보상하는 평균값을 제공한다. ADE7758은 적은 시간 지연 또는 시간 흐름이 작은 상 오차값 보상을 위한 신호 처리 체인을 이끄는 것을 허용한다.
The phase calibration registers (APHCAL, BPHCAL, and CPHCAL) are twos complement, 7-bit sign-extended registers that can vary the time advance in the voltage channel signal path from +153.6 μs to −75.6 μs (CLKIN = 10 MHz), respectively. Negative values written to the PHCAL registers represent a time advance, and positive values represent a time delay. One LSB is equivalent to 1.2 μs of time delay or 2.4 μs of time advance with a CLKIN of 10 MHz. With a line frequency of 60 Hz, this gives a phase resolution of 0.026° (360° × 1.2 μs × 60 Hz) at the fundamental in the positive direction (delay) and 0.052° in the negative direction (advance). This corresponds to a total correction range of −3.32° to +1.63° at 60 Hz.
상 보상 레지스터(APHCAL, BPHCAL, CPHCAL)은 각각의 전압 채널 신호선에서 시간 흐름이 +153.6us 에서 -75.6us까지(CLKIN 이 10MHz일때) 변경가능한 2의 보수, 7bit 부호확장 레지스터이다. PHCAL 레지스터가 음수값은 써진것은 시간 흐름을 나타낸 것이며, 양수값이면 시간 지연을 표현하는 것이다. 하나의 LSB는 10MHz 의 CLKIN 에서 1.2us의 시간 지연 또는 2.4us의 시간 흐름과 같다. 60Hz 의 선형 주파수가 가진 이것은 양의 방향(지연)에서 기본적으로 0.026도의 상 해상도를 가지며 음의 방향(흐름)에서 0.052도의 상 해상도를 가진다. 이것은 60Hz에서 -3.32도 에서 1.63도의 전체 보정 범위값과 일치한다.
Figure 56 illustrates how the phase compensation is used to remove a 0.1° phase lead in IA of the current channel from the external current transducer. To cancel the lead (0.1°) in the current channel of Phase A, a phase lead must be introduced into the corresponding voltage channel. The resolution of the phase adjustment allows the introduction of a phase lead of 0.104°. The phase lead is achieved by introducing a time advance into VA. A time advance of 4.8 μs is made by writing −2 (0x7E) to the time delay block (APHCAL[6:0]), thus reducing the amount of time delay by 4.8 μs or equivalently, 360° × 4.8 μs × 60 Hz = 0.104° at 60 Hz.
그림56은 상 보상이 외부 전류 트랜스듀서로부터 전류 채널의 IA에서 0.1도 상 앞섬을 제거하는데 사용되는지를 보여 준다. A상의 전류 채널에서 0.1도 앞섬을 취소하려면 상 앞섬은 반드시 이에 상응하는 전압 채널을 이끌어야 한다. 상 조정 해상도는 0.104도 상 앞섬의 도입을 허용한다. 상 앞섬은 VA에서 시간 흐름을 이끄는 것에 의해 이룰 수 있다. 4.8us의 시간 흐름은 시간 지연 블록(APHCAL[6:0])에 0x7e값이 써져서 만들어 진다. 그러므로, 60Hz 에서 4.8us 시간 지연 양 또는 이와 동일하게 360도x4.8usx60Hz=0.104도 을 줄이는 것이다.
PERIOD MEASUREMENTThe ADE7758 provides the period or frequency measurement of the line voltage. The period is measured on the phase specified by Bit 0 to Bit 1 of the MMODE register. The period register is an unsigned 12-bit FREQ register and is updated every four periods of the selected phase.
Bit 7 of the LCYCMODE selects whether the period register displays the frequency or the period. Setting this bit causes the register to display the period. The default setting is logic low, which causes the register to display the frequency.
When set to measure the period, the resolution of this register is 96/CLKIN per LSB (9.6 μs/LSB when CLKIN is 10 MHz), which represents 0.06% when the line frequency is 60 Hz. At 60 Hz, the value of the period register is 1737d. At 50 Hz, the value of the period register is 2084d. When set to measure frequency, the value of the period register is approximately 960d at 60 Hz and 800d at 50 Hz. This is equivalent to 0.0625 Hz/LSB.
ADE7758은 선 전압의 주기 또는 주파수 측정값을 제공한다. 주기는 MMODE 레지스터의 Bit0과 Bit1에 의해 정의되는 상에서 측정되어진다. 주기 레지스터는 부호없는 12비트 FREQ 레지스터이며 선택된 상의 매 4주기에 갱신된다. LCYCMODE 의 bit7은 주기 레지스터가 주파수를 출력할 지 주기를 출력할 지를 선택한다. 기본 설정값은 레지스터가 주파수를 출력하도록 논리값 Low 이다. 주기를 측정하도록 설정된 때, 이 레지스터의 해상도는 선 주파수가 60Hz 일때 0.06%로 표시되는 LSB(CLKIN 이 10MHz 일때 9.6us/LSB) 당 96/CLKIN 이다. 60Hz에서 주기 레지스터 값은 1737d이고 50Hz 에서는 2084d 값이다. 이 레지스터가 주파수를 측정하도록 설정되었다면, 주기 레지스터는 60Hz 에서 대략 960d이며, 50Hz에서 800d 값이 된다. 이것은 0.0625Hz/LSB와 같다.
LINE VOLTAGE SAG DETECTION
ADE7758은 확실한 피크 이하로 어떤 상의 선간 전압이 떨어지는 절대값일 때 반 사이클 수에 대한 값을 인지하도록 프로그램될 수 있다. 전압 채널의 각 상은 동시에 제어된다. 이 조건은 그림57에서 표현되어있다. 그림57은 SAG 레벨 레지스터(SAGLVL[7:0])에서 설정된 스레솔드 이하로 떨어진 9개의 반 사이클에 대한 선간 전압을 보여준다. SAG 사이클 레지스터가 6개의 반 사이클 스레솔드(SAGCYC[7:0]=0x06)를 지시하므로, SAG 이벤트는 인터럽트 상태 레지스터(인터럽트 레지스트의 bit1에서 bit3까지)에서 대응하는 상의 SAG flag를 설정함으로써 여섯번째 반 사이클의 끝부분에서 기록되어진다.
If the SAG enable bit is set to Logic 1 for this phase (Bit 1 to Bit 3 in the interrupt mask register), the IRQ logic output goes active low (see the Interrupts section). The phases are compared to the same parameters defined in the SAGLVL and SAGCYC registers.
만일 SAG 활성화 비트가 이 상에 대해 (인터럽트 마스트 레지스터의 Bit1 에서 Bit3까지) 논리값 1로 설정된다면, nIRQ 논리 출력은 활성 low 가 된다. 이 상들은 SAGLVL과 SAGCYC 레지스터에서 정의된 동일한 파라메타와 비교된다.
Figure 57 shows a line voltage fall below a threshold, which is set in the SAG level register (SAGLVL[7:0]), for nine half cycles. Because the SAG cycle register indicates a six half-cycle threshold (SAGCYC[7:0] = 0x06), the SAG event is recorded at the end of the sixth half cycle by setting the SAG flag of the corresponding phase in the interrupt status register (Bit 1 to Bit 3 in the interrupt status register). If the SAG enable bit is set to Logic 1 for this phase (Bit 1 to Bit 3 in the interrupt mask register), the IRQ logic output goes active low (see the section). The phases are compared to the same parameters defined in the SAGLVL and SAGCYC registers.
그림57은 SAG 레벨 레지스터(SAGLVL[7:0])에서 설정된 스레솔드 이하로 떨어진 9개의 반 사이클에 대한 선 전압을 보여준다. SAG 사이클 레지스터가 6개의 반 사이클 스레솔드(SAGCYC[7:0]=0x06)를 지시하므로, SAG 이벤트는 인터럽트 상태 레지스터(인터럽트 레지스트의 bit1에서 bit3까지)에서 대응하는 상의 SAG flag를 설정함으로써 여섯번째 반 사이클의 끝부분에서 기록되어진다. 만일 SAG 활성화 비트가 이 상에 대해 (인터럽트 마스트 레지스터의 Bit1 에서 Bit3까지) 논리값 1로 설정된다면, nIRQ 논리 출력은 활성 low 가 된다. 이 상들은 SAGLVL과 SAGCYC 레지스터에서 정의된 동일한 파라메타와 비교된다.
SAG LEVEL SET
The contents of the single-byte SAG level register, SAGLVL[0:7], are compared to the absolute value of Bit 6 to Bit 13 from the voltage waveform samples. For example, the nominal maximum code of the voltage channel waveform samples with a full-scale signal input at 60 Hz is 0x2748 (see the Voltage Channel Sampling section). Bit 13 to Bit 6 are 0x9D. Therefore, writing 0x9D to the SAG level register puts the SAG detection level at full scale and sets the SAG detection to its most sensitive value.
The detection is made when the content of the SAGLVL[7:0] register is greater than the incoming sample. Writing 0x00 puts the SAG detection level at 0. The detection of a decrease of an input voltage is disabled in this case.
한 바이트 SAG 레벨 레지스터 SAGLVL[0:7] 의 내용은 전압 파형 샘플로부터 bit6 에서 bit13까지의 절대값으로 비교되어진다. 예를들면, 60Hz에서 최대 축척 신호 입력을 가지는 전압 채널 파형 샘플의 공칭 최대 코드값은 0x2748 이다. Bit13 에서 bit6은 0x9d 이다. 따라서, SAG 레벨 레지스터에 0x9d가 기록되면 최대 축척에서 SAG 인식 레벨을 얹으며 고감도 값의 SAG 인식을 설정된다. 인식은 SAGLVL[7:0]레지스터 내용은 인가된 샘플보다 클 때 생성된다. 0x00이 기록되면 0에서 SAG 인식 레벨을 획득한다. 입력 전압의 감소가 인식되는 것은 이 경우 불가능하다.
When the HPF in the current channel is disabled, the phase error between the current channel (IA, IB, or IC) and the corresponding voltage channel (VA, VB, or VC) is negligible. When the HPF is enabled, the current channels have phase response (see Figure 53 through Figure 55). The phase response is almost 0 from 45 Hz to 1 kHz. The frequency band is sufficient for the requirements of typical energy measurement applications.
However, despite being internally phase compensated, the ADE7758 must work with transducers that may have inherent phase errors. For example, a current transformer (CT) with a phase error of 0.1° to 0.3° is not uncommon. These phase errors can vary from part to part, and they must be corrected to perform accurate power calculations.
전류 채널의 HPF가 비활성화일 때, 전류 채널(IA, IB, IC)와 통신 전압 채널(VA, VB, BC)사이의 상 오차값은 무시할 수 있을 정도로 작다. HPF가 활성상태일 때, 전류 채널은 상 응답을 가진다. 상 응답은 45Hz에서 1kHz까지 대부분 0값이다. 주파수 대역은 전형적인 에너지 측정 응용의 요구 사항에 대해 충분한 값이다. 그러나, 내부적인 상 보상이 이루어지었음에도 불구하고, ADE7758은 고유한 상 오차값을 가진 트랜스듀서처럼 작동해야만 한다. 예를들면, 0.1도 에서 30도의 상 오차값을 가진 전류 변류기(CT)는 보기 드물지 않다. 이러한 상 오차값은 부분부분에 이르기까지 변경될 수 있고, 정확한 전력 계산 수행을 위해 보정되어야 한다.
The errors associated with phase mismatch are particularly noticeable at low power factors. The ADE7758 provides a means of digitally calibrating these small phase errors. The ADE7758 allows a small time delay or time advance to be introduced into the signal processing chain to compensate for the small phase errors.
상 불일치로 발생한 오차값은 낮은 전력 계수(係數)에서 특별히 주목할만 하다. ADE7758은 이러한 작은 상 오차값을 디지털적으로 보상하는 평균값을 제공한다. ADE7758은 적은 시간 지연 또는 시간 흐름이 작은 상 오차값 보상을 위한 신호 처리 체인을 이끄는 것을 허용한다.
The phase calibration registers (APHCAL, BPHCAL, and CPHCAL) are twos complement, 7-bit sign-extended registers that can vary the time advance in the voltage channel signal path from +153.6 μs to −75.6 μs (CLKIN = 10 MHz), respectively. Negative values written to the PHCAL registers represent a time advance, and positive values represent a time delay. One LSB is equivalent to 1.2 μs of time delay or 2.4 μs of time advance with a CLKIN of 10 MHz. With a line frequency of 60 Hz, this gives a phase resolution of 0.026° (360° × 1.2 μs × 60 Hz) at the fundamental in the positive direction (delay) and 0.052° in the negative direction (advance). This corresponds to a total correction range of −3.32° to +1.63° at 60 Hz.
상 보상 레지스터(APHCAL, BPHCAL, CPHCAL)은 각각의 전압 채널 신호선에서 시간 흐름이 +153.6us 에서 -75.6us까지(CLKIN 이 10MHz일때) 변경가능한 2의 보수, 7bit 부호확장 레지스터이다. PHCAL 레지스터가 음수값은 써진것은 시간 흐름을 나타낸 것이며, 양수값이면 시간 지연을 표현하는 것이다. 하나의 LSB는 10MHz 의 CLKIN 에서 1.2us의 시간 지연 또는 2.4us의 시간 흐름과 같다. 60Hz 의 선형 주파수가 가진 이것은 양의 방향(지연)에서 기본적으로 0.026도의 상 해상도를 가지며 음의 방향(흐름)에서 0.052도의 상 해상도를 가진다. 이것은 60Hz에서 -3.32도 에서 1.63도의 전체 보정 범위값과 일치한다.
Figure 56 illustrates how the phase compensation is used to remove a 0.1° phase lead in IA of the current channel from the external current transducer. To cancel the lead (0.1°) in the current channel of Phase A, a phase lead must be introduced into the corresponding voltage channel. The resolution of the phase adjustment allows the introduction of a phase lead of 0.104°. The phase lead is achieved by introducing a time advance into VA. A time advance of 4.8 μs is made by writing −2 (0x7E) to the time delay block (APHCAL[6:0]), thus reducing the amount of time delay by 4.8 μs or equivalently, 360° × 4.8 μs × 60 Hz = 0.104° at 60 Hz.
그림56은 상 보상이 외부 전류 트랜스듀서로부터 전류 채널의 IA에서 0.1도 상 앞섬을 제거하는데 사용되는지를 보여 준다. A상의 전류 채널에서 0.1도 앞섬을 취소하려면 상 앞섬은 반드시 이에 상응하는 전압 채널을 이끌어야 한다. 상 조정 해상도는 0.104도 상 앞섬의 도입을 허용한다. 상 앞섬은 VA에서 시간 흐름을 이끄는 것에 의해 이룰 수 있다. 4.8us의 시간 흐름은 시간 지연 블록(APHCAL[6:0])에 0x7e값이 써져서 만들어 진다. 그러므로, 60Hz 에서 4.8us 시간 지연 양 또는 이와 동일하게 360도x4.8usx60Hz=0.104도 을 줄이는 것이다.
PERIOD MEASUREMENTThe ADE7758 provides the period or frequency measurement of the line voltage. The period is measured on the phase specified by Bit 0 to Bit 1 of the MMODE register. The period register is an unsigned 12-bit FREQ register and is updated every four periods of the selected phase.
Bit 7 of the LCYCMODE selects whether the period register displays the frequency or the period. Setting this bit causes the register to display the period. The default setting is logic low, which causes the register to display the frequency.
When set to measure the period, the resolution of this register is 96/CLKIN per LSB (9.6 μs/LSB when CLKIN is 10 MHz), which represents 0.06% when the line frequency is 60 Hz. At 60 Hz, the value of the period register is 1737d. At 50 Hz, the value of the period register is 2084d. When set to measure frequency, the value of the period register is approximately 960d at 60 Hz and 800d at 50 Hz. This is equivalent to 0.0625 Hz/LSB.
ADE7758은 선 전압의 주기 또는 주파수 측정값을 제공한다. 주기는 MMODE 레지스터의 Bit0과 Bit1에 의해 정의되는 상에서 측정되어진다. 주기 레지스터는 부호없는 12비트 FREQ 레지스터이며 선택된 상의 매 4주기에 갱신된다. LCYCMODE 의 bit7은 주기 레지스터가 주파수를 출력할 지 주기를 출력할 지를 선택한다. 기본 설정값은 레지스터가 주파수를 출력하도록 논리값 Low 이다. 주기를 측정하도록 설정된 때, 이 레지스터의 해상도는 선 주파수가 60Hz 일때 0.06%로 표시되는 LSB(CLKIN 이 10MHz 일때 9.6us/LSB) 당 96/CLKIN 이다. 60Hz에서 주기 레지스터 값은 1737d이고 50Hz 에서는 2084d 값이다. 이 레지스터가 주파수를 측정하도록 설정되었다면, 주기 레지스터는 60Hz 에서 대략 960d이며, 50Hz에서 800d 값이 된다. 이것은 0.0625Hz/LSB와 같다.
LINE VOLTAGE SAG DETECTION
ADE7758은 확실한 피크 이하로 어떤 상의 선간 전압이 떨어지는 절대값일 때 반 사이클 수에 대한 값을 인지하도록 프로그램될 수 있다. 전압 채널의 각 상은 동시에 제어된다. 이 조건은 그림57에서 표현되어있다. 그림57은 SAG 레벨 레지스터(SAGLVL[7:0])에서 설정된 스레솔드 이하로 떨어진 9개의 반 사이클에 대한 선간 전압을 보여준다. SAG 사이클 레지스터가 6개의 반 사이클 스레솔드(SAGCYC[7:0]=0x06)를 지시하므로, SAG 이벤트는 인터럽트 상태 레지스터(인터럽트 레지스트의 bit1에서 bit3까지)에서 대응하는 상의 SAG flag를 설정함으로써 여섯번째 반 사이클의 끝부분에서 기록되어진다.
If the SAG enable bit is set to Logic 1 for this phase (Bit 1 to Bit 3 in the interrupt mask register), the IRQ logic output goes active low (see the Interrupts section). The phases are compared to the same parameters defined in the SAGLVL and SAGCYC registers.
만일 SAG 활성화 비트가 이 상에 대해 (인터럽트 마스트 레지스터의 Bit1 에서 Bit3까지) 논리값 1로 설정된다면, nIRQ 논리 출력은 활성 low 가 된다. 이 상들은 SAGLVL과 SAGCYC 레지스터에서 정의된 동일한 파라메타와 비교된다.
Figure 57 shows a line voltage fall below a threshold, which is set in the SAG level register (SAGLVL[7:0]), for nine half cycles. Because the SAG cycle register indicates a six half-cycle threshold (SAGCYC[7:0] = 0x06), the SAG event is recorded at the end of the sixth half cycle by setting the SAG flag of the corresponding phase in the interrupt status register (Bit 1 to Bit 3 in the interrupt status register). If the SAG enable bit is set to Logic 1 for this phase (Bit 1 to Bit 3 in the interrupt mask register), the IRQ logic output goes active low (see the section). The phases are compared to the same parameters defined in the SAGLVL and SAGCYC registers.
그림57은 SAG 레벨 레지스터(SAGLVL[7:0])에서 설정된 스레솔드 이하로 떨어진 9개의 반 사이클에 대한 선 전압을 보여준다. SAG 사이클 레지스터가 6개의 반 사이클 스레솔드(SAGCYC[7:0]=0x06)를 지시하므로, SAG 이벤트는 인터럽트 상태 레지스터(인터럽트 레지스트의 bit1에서 bit3까지)에서 대응하는 상의 SAG flag를 설정함으로써 여섯번째 반 사이클의 끝부분에서 기록되어진다. 만일 SAG 활성화 비트가 이 상에 대해 (인터럽트 마스트 레지스터의 Bit1 에서 Bit3까지) 논리값 1로 설정된다면, nIRQ 논리 출력은 활성 low 가 된다. 이 상들은 SAGLVL과 SAGCYC 레지스터에서 정의된 동일한 파라메타와 비교된다.
SAG LEVEL SET
The contents of the single-byte SAG level register, SAGLVL[0:7], are compared to the absolute value of Bit 6 to Bit 13 from the voltage waveform samples. For example, the nominal maximum code of the voltage channel waveform samples with a full-scale signal input at 60 Hz is 0x2748 (see the Voltage Channel Sampling section). Bit 13 to Bit 6 are 0x9D. Therefore, writing 0x9D to the SAG level register puts the SAG detection level at full scale and sets the SAG detection to its most sensitive value.
The detection is made when the content of the SAGLVL[7:0] register is greater than the incoming sample. Writing 0x00 puts the SAG detection level at 0. The detection of a decrease of an input voltage is disabled in this case.
한 바이트 SAG 레벨 레지스터 SAGLVL[0:7] 의 내용은 전압 파형 샘플로부터 bit6 에서 bit13까지의 절대값으로 비교되어진다. 예를들면, 60Hz에서 최대 축척 신호 입력을 가지는 전압 채널 파형 샘플의 공칭 최대 코드값은 0x2748 이다. Bit13 에서 bit6은 0x9d 이다. 따라서, SAG 레벨 레지스터에 0x9d가 기록되면 최대 축척에서 SAG 인식 레벨을 얹으며 고감도 값의 SAG 인식을 설정된다. 인식은 SAGLVL[7:0]레지스터 내용은 인가된 샘플보다 클 때 생성된다. 0x00이 기록되면 0에서 SAG 인식 레벨을 획득한다. 입력 전압의 감소가 인식되는 것은 이 경우 불가능하다.
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